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4.3 静态存储器（SRAM）

一、基本的SRAM的存储单元结构

静态存储器的将锁存器（触发器）作为存储单元；
只要直流供电电源一直加在记忆电路上，那么存储单元就会无限期的保持记忆0状态或者1状态；（掉电易丢失）

存储单元如图示：

该存储单元能有读、写、保持共三种状态；
具体的原理细节涉及数电逻辑门电路的知识，可以参考SRAM存储原理
（其实是因为我没学过这块的数电知识，所以看不懂电路原理QAQ）

对于SRAM，要记住几个基本特性：

• 掉电易丢失
• SRAM的集成度低，容量小
• SRAM的存取速度比DRAM快

二、静态存储器的结构

静态存储器一般有两种结构：1、单译码结构 2、双译码结构

之前在数电知识中介绍的存储器都是单译码的结构，这种结构存储容量比较低，因为对于n根地址线， 字线的数量是指数级增长，这显然不便于存储器的扩展；

双译码结构将地址分成$x$向和$y$向两个部分，由两向地址线唯一确定一个存储字(不是位)；
假设$x$向有$a$根地址线，$y$向有$b$根地址线，且$a + b = n$；
则行地址共有$2^a$种选通方式，列地址共有$2^b$种选通方式，则行和列双译码结构一共可以存储$2^a * 2^b = 2^n$个存储字;
同样n根地址线，双译码结构和单译码结构存储的大小是一样的，不过电路更加复杂;

具体结构如图所示：

图中的若干个存储单元阵列相叠，构成能被双译码结构选取的字阵列；
由于一行/列中会有多个字，所以要用驱动电路增强驱动能力；

控制电路用来控制对存储体的读或者写；
其中：
$CS$是片选信号，只有片选信号有效时存储题才能够工作，进行读写操作；（该信号在存储扩展时会分析到）
$WR$信号控制写操作，$RD$信号控制读操作；（读和写的操作相斥，不能同时进行）

三、SRAM逻辑图

来看一个封装好了的存储器逻辑图：

从图中可以得到该存储器的如下信息：

• 地址线：共有$10$根地址线 ，$1K$存储空间（$2^{10}B$）; （也就是$A_i$的数量）
• 数据线：每个单元$4$位数据; （也就是I/O接口的数量）
• 读写控制线：$\overline{WE}$为低电平时写操作 ,反之为读操作;
• 片选线：低电平有效;
• 电源线：$GND、Vcc$

虽然存储器是双译码结构，但是我们无法直接从该逻辑图中看出哪些地址线是行线，哪些地址线是列线，要想确定只能看内部结构图：

内部结构图可以看到，有$6$根行地址线，$4$根列地址线；
则该存储器共有$64$行和$16$列；（$2^6$和$2^4$）

结构图的下半部结构电路，显示了如何通过片选信号配合$\overline{WE}$的不同取值实现对存储体的读写操作；